本文摘要:可以看到,Fmax不受以下四个参数的影响:Tsu、Tco、Tlogic和Troute。LutLevels(humangrouplogics的层次)直接影响Tlogic和Troute的大小。让我们回顾一下Xilinx和Altera的FPGA是如何包括在内的。

设计

我们的设计需要设计多少容量的芯片?我们的设计能跑多慢?这往往是后遗症工程师的两个问题。对于以前的问题,可以用更大的芯片制作原型,或者在原型完成后,用大小合适的芯片制作。(大卫亚设,Northern Exposure(美国电视电视剧),在后一种情况下,我们需要做出比较准确的预测,我们的设计能跑完50米、100米或133米吗?首先,让我们重新考虑一下Fmax是如何计算的。

图(1)是计算FPGA的标准化模型。可以看到,Fmax不受以下四个参数的影响:Tsu、Tco、Tlogic和Troute。

(由于FPGA全球时钟,这里不考虑时钟的晃动。)时钟周期T=Tco Tlogic Troute Tsu时钟频率Fmax=1/Tmax其中:TCO: d触发器的输入延迟Tlogic:人员组逻辑延迟Troute:接线延迟tsu: d触发器的创建时间也是(1)时钟周期计算模型是特定的通过更好的设计和Pipeline等技术,可以在一定范围内控制Tlogic和Troute。超过我们拒绝的Fmax。经验指出较好的设计,一般可以将人造逻辑的水平控制在4层以内。

触发器

(Lut Levels “=4 “)。LutLevels (human group logics的层次)直接影响Tlogic和Troute的大小。

触发器

组逻辑的层次越多,Tlogic和Troute的延迟就越大,相反,组逻辑的层次越少,Tlogic和Troute的延迟就越小。让我们回顾一下Xilinx和Altera的FPGA是如何包括在内的。由LogicCell(Xilinx)或LogicElement(Altera)和连接到每个LogicCell或LogicElement的连接资源组成。无论是LogicCell还是LogicElement,都要避免各自的特点,共同点是4输出查询表和D触发器。

逻辑

图(2)右边的图。所有简单的逻辑都用这个基本单位填充。图(3)。前一个D触发器的输入传递到下一个D触发器的输出的LUT数是人组逻辑的层次(LutLevels)。

因此,电路中用作Ingo group逻辑的延迟是所有Tlut的总和。其中,LutLevels=4。

因此,Tlogic=4*Tlut。图(2)FPGA基本逻辑单元图(3)思考了通过构建简单的组逻辑来解决问题的Tlogic之后,Troute是如何计算的。

Xilinx和Altera由于电缆连接资源设计不同,Xilinx未能得出电缆连接延迟模型,因此比较难分析,但业界对电缆连接延迟和逻辑延迟的统计分析显示,逻辑延迟和电缆连接延迟的比率约为133601 ~ 133602。因为我们配的芯片数量已经转移到0.13um和0.13。

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